WO2004038599A1 - Rekonfigurierbare sequenzerstruktur - Google Patents

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WO2004038599A1
WO2004038599A1 PCT/EP2003/009957 EP0309957W WO2004038599A1 WO 2004038599 A1 WO2004038599 A1 WO 2004038599A1 EP 0309957 W EP0309957 W EP 0309957W WO 2004038599 A1 WO2004038599 A1 WO 2004038599A1
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memory
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cells
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PCT/EP2003/009957
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Martin Vorbach
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Pact Xpp Technologies Ag
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    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components

Definitions

  • the present invention relates to a line element array and a method for operating the same.
  • the present invention deals in particular with reconfigurable data processing architectures.
  • a reconfigurable architecture is understood to mean, among other things, building blocks (VPU) which have a large number of elements which are variable in function and / or networking in operation.
  • the elements can include arithmetic logic units, FPGA areas, input / output cells, memory cells, analog modules, etc. Blocks of this type are known, for example, under the name VPU.
  • the PAEs are arranged in any configuration, mixture and hierarchy, the arrangement being referred to as a PAE array or PA for short.
  • a configuration unit can be assigned to the PAE array.
  • VPU modules, systolic arrays, neural networks, multiprocessor systems, processors with several arithmetic units and / or logic cells, networking and network components such as crossbar circuit etc. are known, as are FPGAs, DPGAs, transputers etc.
  • essential aspects of VPU technology include: B. are described in the following property rights of the same applicant and the associated subsequent applications for the listed property rights:
  • the architecture has considerable advantages over conventional processor architectures insofar as data processing is carried out in a manner that has a high proportion of parallel and / or vectorial data processing steps.
  • the advantages of the architecture compared to other processor, coprocessor or generally data processing units become less if the advantages of networking and the given special processor architecture can no longer be fully realized.
  • the object of the present invention is to provide something new for commercial use.
  • function cell / memory cell combinations are formed in which a control connection is made from the function cell means to the memory cell means.
  • This control connection serves to make the address and / or data input / output from the memory controllable by the assigned function cell, typically an ALU-PAE. For example, it can be specified whether the next transmitted information is to be treated as an address or as data and whether read and / or write access is required.
  • an ALU-PAE that has a separate one Unit represents, in addition to a separate RAM-PAE and possibly a series of I / O-PAEs using or arranging appropriate control lines or connections The same can be arranged because more memory is often required there, for example in order to temporarily store results generated in the field central area of the cell field and / or to pre-store and / or prepare the data required for the data flow through them.
  • a small memory can be provided therein for various commands to be executed by the functional cell means such as the ALU. It is in particular possible here to separate the command or configuration memory from a data memory, and it is possible to make the function memory large enough that one of several, for example two, different sequences can alternatively be processed.
  • the sequence to be processed can take place in response to results generated in the cell and / or control signals entering the cell from the outside, such as carry, overflow, etc. trigger signals. In this way, this arrangement can also be used for wave reconfiguration processes.
  • sequencer-like program parts in the field can be executed in parallel or vectorially when executing largely parallel algorithms per se and vice versa.
  • sequencer-like structures in the cell element field be it sequencer-like structures in an area connected by connection with neighboring cells or buses, or combinations of spatially distinguishable, separate and also separately usable functional cell elements, such as ALU-PAEs and memory cell elements such as RAM -PAEs to be clocked higher.
  • HUFFMANN coding which can be processed much better sequentially than in parallel and which also plays an important role for applications such as MPEG4 coding, but the essential other parts of MPEG4 coding can be easily parallelized.
  • Parallel data processing is then used for most parts of an algorithm and a sequential processing block is provided therein.
  • increasing the clock frequency in the sequencer area by a factor of 2 to 4 will be sufficient.
  • the cell element field with the cells that can be configured in function and / or networking can, of course, form a processor, a coprocessor and / or a microcontroller, or a parallel plurality or combinations thereof.
  • the function cells are typically formed as arithmetic logic units, whereby they represent in particular coarse-grained elements, but which, for. B. can be provided with a fine-grained state machine.
  • the ALUs are so-called extended ALUs (EALU), as described in the earlier applications of the present applicant.
  • An extension can include, in particular, the control line control, command decoding unit, etc., if necessary.
  • the memory cells can store data and / or information in a volatile and / or non-volatile manner. If information stored in the memory cells, be it program steps, addresses for accessing data or data stored in register or heap-like form as volatile data, complete reconfiguration can take place during operation. Alternatively, it is possible to provide non-volatile memory cells.
  • the non-volatile memory cells can be provided, for example, as an EE prom area and the like, in which a rudimentary bios program is stored, which is to be executed when the arrangement is started up. In this way, a data processing device can be started up without additional components.
  • a non-volatile data memory can also be provided if, for reasons of cost and / or space, it is decided that the same program parts are to be executed again and again, whereby it is also possible to switch under such fixed program parts, for example according to the type of WAVE reconfiguration.
  • the possibilities of providing and using such non-volatile memories are the subject of other protective rights of the applicant. It is possible to store both volatile and non-volatile data in the memory cells, for example by to save a bios program f.est and still be able to use the memory cell for other purposes.
  • the memory cell is preferably designed such that it can store a sufficient number of data to be processed and / or program parts to be processed.
  • these program parts can be designed both as program steps, each of which specifies what an individual, in particular the assigned PAE, in particular the function cell controlling the memory cell, has to do in the next step, as well as entire configurations for field areas or other fields.
  • the built-up sequencer structure it is easily possible for the built-up sequencer structure to issue a command, on the basis of which a reconfiguration of row element field areas takes place.
  • the functional cell that triggers this configuration then also works as a charging logic.
  • the information stored in the memory cell upon activation of the function cell controlling it, gives directly or indirectly to a bus leading to the function cell. Indirect output can take place in particular when the two cells are adjacent and the information requested by the control must arrive at the ALU-PAE via a bus segment that cannot be connected directly to the output of the memory cell. In such a case, the memory cell can output data on this bus system in particular via a backward register. It is therefore preferred if at least one of the
  • ⁇ o - cher cell and / or functional cell has such a backward register, which can be arranged in the information path between the memory cell and the functional cell.
  • these registers do not necessarily have to be provided with further functionalities, although this is the case, for example, when data is requested from the memory cell for further processing, in accordance with a conventional LOAD command from a typical microprocessor, in order to change the data before it is loaded into the PAE is easily conceivable to z. B. to implement a LOAD ++ command.
  • the data transmission through reverse-working ALUs and the like having PAEs should be mentioned.
  • the memory cell will preferably be arranged to receive information from the functional cell controlling it, it also being possible to store information via an input-output cell and / or a cell that does not control the memory cell.
  • this input / output cell I / O-PAE
  • the address at which information to be written into the memory cell or possibly also directly transmitted to the function cell (PAE) can be read to the I / O-PAE from the ALU-PAE.
  • this address can be defined in the I / O-PAE via an address translation table, an address translation buffer or an MMU-like structure. In such a case, the full functionalities of typical microprocessors result. That there is also an I / O functionality with a functional cell medium, a memory cell medium and / or Function cell agent-memory cell agent combination can be integrated, should be mentioned.
  • function cells and memory cells be it as an integrated function cell and memory cell combination or as a function cell and memory cell combination made up of separate units, is therefore assigned in a preferred variant at least one input / output means, with which an external device is then assigned Unit, another function cell, function cell-memory cell combination and / or memory cells information can be sent and / or received by this.
  • the input / output unit is preferably also designed to receive control commands from the functional cell or from the functional cell means.
  • control connection is designed to transmit at least some and preferably all of the following commands:
  • PROGRAM POINTER WRITE EXTERN PROGRAM POINTER READ INTERNAL
  • the arrangement will typically be selected such that the functional cell can access the control connection and / or a bus segment or bus system serving as a control connection as the sole master.
  • the result is an arrangement in which the control line acts as a command line, as is provided in conventional processors.
  • the functional cell and the memory cell or I / O cell are preferably arranged adjacent. Neighboring can, as preferred, mean that the cells are arranged directly next to one another. Immediately means in particular a combination of such cells to form integrated units that are repeated on the cell element field or as part be provided to form the field. This can mean an integral unit of memory and logic cells. Alternatively, they are at least close together.
  • the arrangement of the function and memory cells in an integrated or close proximity to one another ensures that no, at least no significant, latency times occur between activation and data input of the requested information in the function cell, simply because the connections between the cells are too long. This should be understood as "direct”. If latency times have to be taken into account, pipelining can also be provided in the sequencer structures.
  • the function cells, the information provision cells such as memory cells, I / O cells and the like are arranged in a multidirectional manner, in particular in the manner of a matrix or on grid points of a one-dimensional grid, etc. If a regular As is the case there, a cell is typically supplied with information, ie operands, configurations, trigger signals, etc.
  • Protection is also claimed for a method for operating a cell element field, in particular multidimensional cell element field with functional cells for performing algebraic and / or logical functions and information provision cells, in particular memory cells and / or
  • Input / output cells for receiving and / or outputting information and / or storing the same, at least one of the function cells issuing control commands to at least one information supply cell, information is provided there for the function cell in response to the control commands, and the function cell is designed to carry out the further data processing in response to the information provided, in order to at least temporarily process data in the manner of a sequencer.
  • Fig. 1 a cell element field according to the invention
  • FIG. 3 shows an alternative embodiment of the detail from FIG. 2,
  • FIG. 5 shows an example of the functional folding onto a functional cell / memory cell combination of the invention
  • FIG. 6a shows an example of a sequentially parallel one
  • FIG. 6b a particularly preferred exemplary embodiment of the invention
  • FIG. 7 an alternative to a function folding unit.
  • a cell element field, generally designated 1, for data processing 1 comprises functional cell means 2 for performing arithmetic and / or logical functions and memory cell means 3 for receiving, storing and / or outputting information, a control connection 4 from functional cells 2 to the memory cells 3 is performed.
  • the cell element field 1 is freely configurable in the networking of the elements 2, 3, 4, and specifically without disrupting the line element parts that are not to be reconfigured during operation.
  • the connections can be configured by switching bus systems 5 as required.
  • the respective function cells 2 can also be configured.
  • the function cells are arithmetic logic units that are expanded by certain circuits that enable reconfiguration, such as state machines, interface circuitry for communication with the external charging logic 6, etc. Reference is made to the applicant's corresponding advance registrations.
  • the cell elements 2, 3 of the cell element array 1 are arranged two-dimensionally in rows and columns, a memory cell 3 lying directly next to a function cell 2 and here three rows of memory cells and function cells each in which the function and memory cells are located Control connections 4 are interconnected.
  • the function and memory cells 2, 3, or the combination thereof have inputs which can be connected to the bus system above the row in which the respective cell elements are located in order to receive data therefrom.
  • the cells 2, 3 have outputs which output data to the bus system 5 below the row.
  • each memory cell 3 is also provided with a backward register (BW), through which data can be passed through from the bus below a row to the bus above the respective row.
  • BW backward register
  • the memory cell means 3 also preferably has at least 3 memory areas, namely a so-called data area, a program memory area and a stack area, etc. However, in other variants of the invention it may be sufficient to provide only two areas, namely a data memory and a program memory area, each of which can form part of a memory cell means. In particular, it is possible not simply to separate a memory which is homogeneous per se and which is identical in terms of hardware into different areas, but rather to actually provide memory areas which are physically or hardware-technically separate. In particular, an adaptation of the storage width and / or depth to the respective requirements can also be provided.
  • this memory or memory area for simultaneous access to data and program memory areas, for example as a dual-port memory. It may also be possible to provide closely coupled memory areas, in particular within a memory cell means-functional cell means combination, which is formed to form an integrated area, as a pure cache memory, in which data from more distant memory locations in particular for quick access during data processing be preloaded.
  • the cell element field for data processing from FIG. 1 is a conventional cell element field, as is the case with reconfigurable ones Data processing arrangements, for example a VPU according to the applicant's XPP technology, are common and known.
  • the cell element field of FIG. 1 can be operated as is known, that is to say it has corresponding circuits for wave reconfiguration, for debugging, transmission of trigger signals, etc.
  • the first peculiarities of the cell element field of the present invention result from the control connection 4 and the associated circuitry, which will be described in more detail below with reference to FIGS. 2a-c. It should be mentioned that while in FIG.
  • control connection 4 is always led from a functional cell element located further to the left to a memory cell located further to the right, and only and precisely to such a memory cell, it is evidently possible also for the control lines to provide configurable networking in order either to address memory cells located elsewhere and / or to be able to address more than one memory cell if necessary, for example if there is a large amount of memory required for information to be received, stored and / or output from the memory cells is.
  • FIGS. 1 and 2 reference is only made in FIGS. 1 and 2 to fixedly provided individual control connections, which makes understanding of the invention considerably easier.
  • the control connection can, if necessary, be replaced by conventional lines, provided the appropriate protocols are used.
  • the function cell 2 is referred to as an ALU and the function cell 3 as a RAM.
  • the bus 5a which connects the backward register 3a already mentioned to the inputs 3b of the memory cell and 2b of the ALU.
  • the bus system running below the row is designated 5b and only the relevant segments of the bus system 5a, 5b are drawn. It can be seen that the bus system 5b alternatively receives data from an output 2c of the ALU 2, an output 3c of the RAM 3 and that it feeds data into the input 3al of the backward register.
  • the ALU 2 also has further inputs and outputs 2a, 2a2, which can be connected to other bus segments and via which the ALU receives data such as operands or outputs results.
  • the control connection 4 is permanently under the control of the extended circuits of the ALU and here represents a connection via which a large number of bits can be transmitted.
  • the width of the control connection 4 is selected such that at least the following control commands can be transmitted to the memory cell: DATA WRITE, DATA READ, ADRESSPOINTER WRITE, ADRESSPOINTER READ, PROGRAMMPOINTER WRITE, PROGRAMMPOINTER READ, PROGRAMMPOINTER INCREMENT, STACKPOINTER WRITE, STACKPOINTER , PUSH, POP.
  • the memory cell 3 also has at least three memory areas, namely a so-called stack area, a heap area and a program area. Each area is assigned its own pointer, which is used to determine which area of the stack, the heap and the program area is read or write accessed.
  • Bus 5a is shared by units 2 and 3 in time division. This is indicated in FIGS. 2b, 2c. 2b shows a situation in which data can be sent from the output 2a2 of the ALU-PAE via the backward register to the input of the RAM cell, whereas the connection which exists at the same time, but is not used, between the output 3c of the RAM to the bus 5b and the connection between the output of the backward register BW to the input 2b of the ALU-PAE is of no importance at the time of FIG. 2b, which is why they are indicated by dashed lines.
  • a circuit 3d is provided within the RAM cell 3, in which the information received via the control line 4 or the control line bus segment 4 is decoded.
  • the invention is used as follows:
  • the ALU 2 receives configuration information from a central loading logic, as is already known in the prior art.
  • the information transmission can be done in a manner known per se using the RDY / ACK protocol and the like. Provided, etc. to the possibility for the PLU a FIL MO memory to proper configurations "ration of the arrangement to allow is pointed.
  • the data for the configuration of the ALU 2 is also used to transmit a series of data from the loading logic, which represents a program or program part to be processed sequentially.
  • the loading logic which represents a program or program part to be processed sequentially.
  • FIG. 6a in which the HUFFMANN coding is shown as a central sequential part of an MPEG4 coding which is per se data flow-like.
  • the ALU therefore issues a corresponding command on line 4 during its configuration, which sets the program pointer for writing to a predetermined value within the RAM.
  • the Charging logic at the ALU receives data received via output 2c via bus 5bl and backward register 3a and from there it arrives at input 3b of RAM-PAE 3.
  • ALU-PAE The relevant communication between ALU-PAE and RAM -PAE takes place via the control line 4, so that the ALU-PAE can carry out the decoding at any time.
  • data can also be received from a stack or another RAM memory area and data can also be received from outside as operands in the ALU-PAE.
  • the program sequence that was preconfigured in the RAM-PAE by the loading logic takes place.
  • command decoding is carried out at the same time, as required per se. This is done with the same circuits per se, which are already used for decoding the commands received from the loading logic.
  • the control line 4 is checked at all times via the ALU that the RAM cell always follows the type of memory access which is specified by the ALU. In this way it is ensured that regardless of the time-multiplex use of the bus elements 5a, b, the elements present in the sequencer structure are predetermined at any time whether there are addresses on the buses for data or codes to be fetched and / or to be written or whether and if so where to write data etc.
  • FIG. 2 The arrangement shown in relation to FIG. 2 can be expanded or changed in different ways.
  • the variants shown in FIGS. 3, 4 and 6 are particularly relevant.
  • the ALU-PAE not only communicates with a RAM-PAE, but also with an input / output-PAE, which is designed to provide an interface circuit for communication with external components, such as hard disks, other XPP-VPUs, and others Processors and coprocessors, etc.
  • the ALU-PAE is the unit that acts as the master for the control connection referred to as "CMD", and again the buses are used in a multiplexed manner. Again, data transfer from the bus can be under the row into the bus above the row through the backward register.
  • the arrangement shown in FIG. 4 makes it particularly easy to make external access to information that cannot be stored in the RAM-PAE memory cell and thus enables the sequencer structure to be adapted to an even greater extent to existing, conventional CPU technologies and their operating methods than address translation means, memory management units (MMU functions) and the like can now be implemented in the input / output cell.
  • the RAM-PAE can serve as a cache, but in particular as a preloaded cache.
  • sequencer structures can be configured into one and the same field at the same time, that function cells, memory cells and possibly input / output cells can optionally be configured for sequencer structures and / or in a conventional manner for XPP technology, and that it can be easily done it is possible that an ALU outputs data to another ALU, which they configure in a sequencer manner and / or to part of a cell make field with which a certain configuration is processed. In this way, the charging logic may then also be unnecessary.
  • two embodiments of the invention are combined in one and the same cell element field, namely at the edges of two PAEs each, namely a sequencer formed from one RAM and one ALU-PAE, and inside with integrated RAM-ALU-PAEs as integrated Function cell memory cell units are formed sequencers, it being possible to form only a part of the cells inside the field as combination cells.
  • FIG. 5 shows on the right (FIG. 5c) a combination of functional cells and memory cells.
  • a function cell / memory cell means combination comprises bus connections or inputs 51 for the input of operand and configuration data and, as is particularly preferred here, also trigger signals (not shown) and the like and a bus output 52 for the output of corresponding data or signals.
  • An ALU 53 is provided within the functional cell means-memory cell means combination, as well as input registers RiO to Ri3 for operand data and trigger signal input register (not shown).
  • the registers Rc and Rd for the configuration data or opcode data are controlled by the ALU 53 via control command lines 4 and feed data via suitable data lines into the ALU or received from this result data. It is also possible to feed information from the bus 51 or the input registers Ri directly to the output register or the bus 52, just as information can be fed not only to the ALU but also to the output registers from the data registers RdO. If necessary, connections can be provided between the memory areas Rd and Rc, for example to implement the possibility of self-modifying codes.
  • the configuration data area RcO to Rc7 has a controller which allows work to be carried out on parts of the area, in particular repeatedly cyclically and / or by means of jumps. This makes it possible, for example in a first partial configuration, to repeatedly process commands which are in RcO to Rc3 and, alternatively, for example on receipt of a corresponding other trigger signal via bus line 51, to process configuration commands which are in Rc4 to Rc7. This ensures that a wave configuration can be executed. It should be noted that the configuration commands stored typically only represent instructions to the ALU, but do not define complete bus connections, etc.
  • the above-described unit shown in FIG. 5 is designed here to be operated at four times the clock rate, like a normal PAE without memory cell means and / or control signal lines 4.
  • registers are understood as memory cell means or parts thereof. It is clear that by enlarging the memory cell areas, more complex tasks can be arranged in a sequence-like manner, but that with the small sizes specified, essential parts of important algorithms can be processed with high efficiency.
  • the function folding units are preferably formed in such a way that data can be switched through them without being processed in the ALU.
  • This can be used to achieve path balancing, in which, for example, data packets have to be processed via different branches and then (again) merged without using forward registers, as are known from the applicant's architecture.
  • FIG. 7 An alternative to the functional folding unit shown in FIG. 5 is shown in FIG. 7.

Abstract

Die Erfindung betrifft ein Zellementefeld zur Datenverarbei tung mit Funktionszellmitteln zur Ausführung algebraischer und/oder logischer Funktionen und Speicherzellmitteln, um Information zu empfangen, abzuspeichern und/oder auszugeben. Hierbei ist vorgesehen, dass Funktionszellen­-Speicherzellen-Kombinationen gebildet sind, bei denen von den Funktionszell mitteln eine Steuerverbindung zu den Speicherzellmitteln geführt ist.

Description

Titel: Rekonfigurierbare Sequenzerstruktur
Beschreibung
Die vorliegende Erfindung betrifft ein Zeilelementefeld und ein Verfahren zum Betrieb desselben. Damit befaßt sich die vorliegende Erfindung insbesondere mit rekonfigurierbaren Da- tenverarbeitungsarchitekturen .
Unter einer rekonfigurierbaren Architektur werden u. a. Bausteine (VPU) verstanden, die eine Vielzahl in Funktion und/oder Vernetzung im Betrieb veränderliche Elemente aufwei- sen. Zu den Elementen können arithmetische Logikeinheiten, FPGA-Bereiche, Ein-Ausgabezellen, Speicherzellen, analoge Baugruppen usw. gehören. Bausteine dieser Art sind beispielsweise unter der Bezeichnung VPU bekannt. Diese umfaßt typisch als PAEs bezeichnete ein- oder mehrdimensional angeordnete arithmetische und/oder logische und/oder analoge und/oder speichernde und/oder vernetzende Baugruppen und/oder kommunikative periphere Baugruppen (IO), die direkt oder durch einen oder mehrere Bussysteme miteinander verbunden sind. Die PAEs sind in beliebiger Ausgestaltung, Mischung und Hierarchie an- geordnet, wobei die Anordnung als PAE-Ärray oder kurz PA bezeichnet wird. Es kann dem PAE-Array eine konfigurierende Einheit zugeordnet sein. Prinzipiell sind neben VPU-Bau- steinen auch systolische Arrays, neuronale Netze, Mehrprozessorsysteme, Prozessoren mit mehreren Rechenwerken und/oder logischen Zellen, Vernetzungs- und Netzwerkbausteine wie Crossbar-Schaltung usw. bekannt, genauso wie FPGAs, DPGAs, Transputer usw. Es wird darauf hingewiesen, dass wesentliche Aspekte der VPU- Technik z. B. in den folgenden Schutzrechten desselben Anmelders sowie den zugehörigen Nachanmeldungen zu den aufgeführten Schutzrechten beschrieben sind:
P 44 16 881.0-53, DE 197 81 412.3, DE 197 81 483.2, DE 196 54 846.2-53, DE 196 54 593.5-53, DE 197 04 044.6-53, DE 198 80 129.7, DE 198 61 088.2-53, DE 199 80 312.9, PCT/DE 00/01869, DE 100 36 627.9-33, DE 100 28 397.7, DE 101 10 530.4, DE 101 11 014.6, PCT/EP 00/10516, EP 01 102 674.7, DE 102 06 856.9, 60/317,876, DE 102 02 044.2, DE 101 29 237.6-53, DE 101 39 170.6.
Es sei darauf hingewiesen, dass die vorgenannten Dokumente zu Offenbarungszwecken insbesondere hinsichtlich Besonderheiten und Details der Vernetzung, Konfiguration, Ausgestaltung von Architekturelementen, Triggerverfahren usw. eingegliedert sind.
Die Architektur hat beachtliche Vorteile gegenüber herkömmlichen Prozessorarchitekturen, soweit damit Datenverarbeitung in einer Art und Weise erfolgt, die hohe Anteile an parallelen und/oder vektoriellen Datenverarbeitungsschritten besitzt. Die Vorteile der Architektur gegenüber anderen Prozes- sor-, Coprozessor- oder generell Datenverarbeitungseinheiten werden jedoch geringer, wenn sich die Vorteile der Vernetzung und der gegebenen prozessorarchitektonischen Besonderheiten nicht mehr in vollem Umfange realisieren lassen.
Dies ist besonders dann der Fall, wenn Datenverarbeitungsschritte abzuarbeiten sind, die herkömmlich am besten auf Sequenzer-Strukturen abgebildet werden können. Es ist wün- sehenswert, die rekonfigurierbare Architektur derart auszugestalten und zu verwenden, dass auch typisch mit Sequenzern besonders gut abzuarbeitende Datenverarbeitungsschritte besonders schnell und effizient abgearbeitet werden können.
Die Aufgabe der vorliegenden Erfindung besteht darin, Neues für die gewerbliche Anwendung bereitzustellen.
Die Lösung dieser Aufgabe wird unabhängig beansprucht. Bevor- zugte Ausführungsformen finden sich in den Unteransprüchen.
Gemäß einem ersten wesentlichen Aspekt der Erfindung wird somit bei einem in Funktion und/oder Vernetzung insbesondere zur Laufzeit ohne Störung nicht rekonfigurierter Elemente re- konfigurierbaren Zellementefeld zur Datenverarbeitung mit insbesondere grobgranularen Funktionszellmitteln zur Ausführung algebraischer und/oder logischer Funktionen und Speicherzellmitteln, um Information zu empfangen, abzuspeichern und/oder auszugeben, vorgeschlagen, dass Funktionszellen- Speicherzellenkombinationen gebildet sind, bei denen von den Funktionszellmitteln eine Steuerverbindung zu den Speicherzellmitteln geführt ist. Diese Steuerverbindung dient dazu, die Adress- und/oder Datenein/ausgabe aus dem Speicher durch die zugeordnete Funktionszelle, typisch einer ALU-PAE, steu- erbar zu machen. So kann etwa angegeben werden, ob die nächste übertragene Information als Adresse oder als Daten behandelt werden soll und ob ein Lese- und/oder Schreibzugriff erforderlich ist. Diese Übertragung von Daten aus der Speicherzelle beziehungsweise den Speicherzellmitteln, bei der es sich etwa um eine RAM-PAE handeln kann, auf die Funktionszellmittel, bei denen es sich etwa um eine ALU-PAE handeln kann, erlauben dann, dass neue, von der ALU abzuarbeitende Befehle in diese geladen werden können. Es sei darauf hingewiesen, dass Funktionszellmittel und Speicherzellmittel durch Integration in eine strukturelle Einheit zusam engefasst werden können. In einem solchen Fall ist es möglich, einen ein- zigen Busanschluss zu verwenden, um Daten in die Speicherzellmittel und/oder die ALU einzuführen. Es können dann geeignete Eingangsregister und/oder Ausgangsregister vorgesehen sein und, falls gewünscht, hiervon verschiedene zusätzliche Daten- und/oder Konfigurationsregister als Speicherzellmit- tel.
Es sei auch erwähnt, dass es möglich ist, ein Zellelemente- feld aufzubauen, das eine Vielzahl unterschiedlicher Zellen bzw. Zellengruppen enthält, wobei bevorzugt mit den unter- schiedlichen Zellen Streifen oder dergleichen reguläre Muster vorgesehen werden, da diese sehr reguläre Anordnung ermöglicht, den hardwaretechnischen Aufbau und den Betrieb gleichermaßen zu erleichtern. Bei einem solchen streifenartigen oder anderen regulären Aufbau aus einer geringen Mehrzahl an unterschiedlichen Zellelementen können beispielsweise Elemente mit integrierten Funktionszellmittel-Speicherzellmittelkombinationen, das heisst Zellen, in denen Funktionszeil- und Speicherzellmittel gemäß der Erfindung integriert sind, zentral im Feld vorgesehen werden, wo typisch nur wenige unter- schiedliche Programmschritte innerhalb einer Sequenzerstruk- tur abzuarbeiten sind, weil dies, wie erkannt wurde, für herkömmliche Datenstromanwendungen sehr gute Ergebnisse gibt, während an den Feldrändern komplexere Sequenzerstrukturen aufgebaut werden können, bei denen etwa eine ALU-PAE, die ei- ne separate Einheit darstellt, neben einer separaten RAM-PAE und gegebenenfalls einer Reihe I/O-PAEs unter Verwendung bzw. Anordnung entsprechender Steuerleitungen oder Verbindungen derselben angeordnet werden können, weil dort oftmals mehr Speicher benötigt wird, etwa um im Feldzentralbereich des Zellele entefeldes erzeugte Ergebnisse zwischenzuspeichern und/oder für das Datenströmen durch dieses benötigte Daten vorabzulegen und/oder entsprechend aufzubereiten.
Wenn, etwa in der Feldmitte, Zellen vorgesehen werden, die Speicherzellmittel und Funktionszellmittel integrieren, so kann in diesen ein kleiner Speicher für verschiedene, von den Funktionzellmittel wie der ALU auszuführende Befehle vorgesehen sein. Es ist hier insbesondere möglich, den Befehls- beziehungsweise Konfigurationsspeicher zu trennen von einem Datenspeicher, und es ist möglich, den Funktionsspeicher so groß auszubilden, dass alternativ eine von mehreren, bei- spielsweise zwei, unterschiedlichen Sequenzen abgearbeitet werden kann. Die jeweils abzuarbeitende Sequenz kann im Ansprechen auf in der Zelle generierte Ergebnisse und/oder in die Zelle von außen eingehende Steuersignale, wie Carry, Overflow- usw. Triggersignale erfolgen. Auf diese Weise wird diese Anordnung auch verwendbar für Verfahren der Wave- Rekonfiguration.
Es ist auf diese Weise möglich, lediglich durch Vorsehen einer dedizierten und dediziert funktionszellenkontrollierten Steuerverbindung zwischen Funktionszelle bzw. Funktionszellmittel und Speicherzelle bzw. Speicherzellmittel bereits mit nur zwei Elementen, die über geeignete Busse verbunden sind, eine Sequenzerstruktur in einem Zeilelementefeld aufzubauen, ohne dass ansonsten weitere Maßnahmen und/oder bauliche Ver- änderungen erforderlich sind. In der Speicherzelle können Daten, Adressen, Programmschritte usw. in per se aus herkömmlichen Prozessoren bekannter Weise abgelegt werden. Weil beide Elemente auch in anderer Weise bei entsprechender Konfiguration einsetzbar sind, ergibt sich eine besonders effiziente Bauweise, die sowohl Sequenzerstrukturen als auch vektoriel- len und/oder parallelisierbaren Strukturen besonders gut anpaßbar ist. So können allein durch geeignete PAE-Ausgestaltungen Parallelisierungen unterstützt werden, etwa durch das Vorsehen von in zwei unterschiedliche räumliche Richtungen arbeitende PAEs und/oder durch mit Datendurchschleuseregi- stern versehene Zelleinheiten.
Es ist einsichtig, dass durch die Verwendung von lediglich zwei Zellen in einem Zeilelementefeld, nämlich der Funktionszelle und der Informationsbereitstellungszelle eine Vielzahl von sequenzerartigen Strukturen in dem rekonfigurierbaren Zellelementefeld aufgebaut werden kann. Dies ist insofern vorteilhaft, als oftmals bei der Datenverarbeitung, etwa in einem multitaskingfähigen Betriebssystem, eine Reihe unterschiedlicher und voneinander per se verschiedener Aufgaben abgearbeitet werden muß. Es können dann eine Vielzahl derar- tiger Aufgaben in einem einzigen Zeilelementefeld effektiv gleichzeitig abgearbeitet werden. Die Vorteile für Echtzeitanwendungen sind offensichtlich. Weiter ist es auch möglich, die einzelnen Sequenzerstrukturen, die in einem Zellelementefeld unter Vorsehung der erfindungsgemäßen Steuerver- bindung aufgebaut werden, mit unterschiedlichen Taktraten zu betreiben, etwa um den Stromverbrauch dadurch zu senken, dass Aufgaben mit geringerer Priorität langsamer abgearbeitet werden. Es ist überdies möglich, bei der Ausführung per se weitgehend paralleler Algorithmen sequenzerartige Programmteile in dem Feld parallel oder vektoriell abzuarbeiten und umgekehrt. Typisch wird jedoch bevorzugt sein, dass sequenzerartige Strukturen im Zellelementefeld, seien es sequenzerartige Strukturen mit in einem durch Verbindung mit Nachbarzellen oder Bussen verbundenen Bereich oder seien es Kombinationen aus räumlich unterscheidbaren, separaten und auch separat verwendbaren Funktionszellelementen, wie ALU-PAEs und Speicherzellelementen wie RAM-PAEs, höher getaktet werden. Dies hat den Vorteil, dass sequenzielle Programmteile, die sich allenfalls sehr schlecht parallelisieren lassen, in einer allgemeinen Datenflussverarbeitung einsetzen lassen, ohne dass die Gesamtdatenverarbeitung beeinträchtigt wird. Beispiele hierfür sind etwa gegeben durch eine HUFFMANN-Co- dierung, die wesentlich besser sequenziell als parallel abarbeitbar ist und die zugleich für Anwendungen wie die MPEG4- Codierung eine wichtige Rolle spielt, wobei aber die wesentlichen anderen Teile der MPEG4-Codierung gut parallelisierbar sind. Es wird dann eine parallele Datenverarbeitung für die meisten Teile eines Algorithmus verwendet und ein sequenziel- ler Abarbeitungsblock darin vorgesehen. Typisch wird eine Er- höhung der Taktfrequenz im Sequenzerbereich um einen Faktor 2 bis 4 schon ausreichend sein.
Es sei erwähnt, dass an Stelle einer streifenartigen Anordnung unterschiedlicher Zellelemente auch eine andere, insbe- sondere multidimensionale Gruppierung gewählt werden kann.
Das Zellelementefeld mit den in Funktion und/oder Vernetzung konfigurierbaren Zellen kann einsichtigerweise einen Prozessor, einen Coprozessor und/oder einen Mikrocontroller bilden, bzw. eine parallele Vielzahl oder Kombinationen derselben. Die Funktionszellen sind typisch als arithmetische Logikeinheiten gebildet, wobei sie insbesondere grobgranulare Elemente darstellen, die aber z. B. mit einer feingranularen State- machine versehen sein können. In einem besonders bevorzugten Ausführungsbeispiel handelt es sich bei den ALUs um sogenannte erweiterte ALUs (EALU) , wie diese in den früheren Anmeldungen des vorliegenden Anmelders beschrieben wurden. Eine Erweiterung kann insbesondere die Steuerleitungskontrolle, Befehlsdekodiereinheit etc. umfassen, soweit erforderlich.
Die Speicherzellen können Daten und/oder Informationen flüchtig und/oder nichtflüchtig speichern. Wenn in den Speicherzellen abgelegte Informationen, seien es Programmschritte, Adressen für einen Zugriff auf Daten oder registerartig bzw. heap-artig abgelegte Daten als flüchtige Daten abgelegt sind, so kann eine vollständige Rekonfiguration während des Betriebes erfolgen. Alternativ ist es möglich, nichtflüchtige Speicherzellen vorzusehen. Die nichtflüchtigen Speicherzellen können etwa als EE-Prom-Bereich und dergleichen vorgesehen werden, in die ein rudimentäres Bios-Programm abgelegt wird, das bei Inbetriebnahme der Anordnung auszuführen ist. Auf diese Weise kann ohne weitere Bauteile eine Inbetriebnahme einer Datenverarbeitungseinrichtung erfolgen. Ein nichtflüchtiger Datenspeicher kann auch dann vorgesehen werden, wenn aus Kosten- und/der Raumgründen beschlossen wird, dass immer wieder dieselben Programmteile auszuführen sind, wobei auch unter solch festen Programmteilen, etwa nach Art der WAVE- Rekonfiguration, im Betrieb gewechselt werden kann. Die Möglichkeiten, derartige nichtflüchtige Speicher vorzusehen und zu verwenden, sind Gegenstand anderer Schutzrechte des Anmelders. Es ist möglich, sowohl flüchtige als auch nichtflüchtige Daten in den Speicherzellen abzuspeichern, etwa um ein Bios-Programm f.est abzulegen und die Speicherzelle dennoch für andere Zwecke nutzen zu können.
Die Speicherzelle ist bevorzugt so ausgebildet, dass sie eine hinreichende Vielzahl von zu verarbeitenden Daten und/oder abzuarbeitenden Programmteilen speichern kann. Es sei dabei darauf hingewiesen, dass diese Programmteile sowohl als Programmschritte ausgebildet sein können, die jeweils vorgeben, was eine einzelne, insbesondere die zugeordnete PAE, also insbesondere die die Speicherzelle steuernde Funktionszelle, im nächsten Schritt zu tun hat, als auch ganze Konfigurationen für Feldbereiche oder andere Felder beinhalten kann. In einem solchen Fall ist es ohne weiteres möglich, dass die aufgebaute Sequenzerstruktur einen Befehl ausgibt, auf Grund dessen eine Rekonfiguration von Zeilelementefeldbereichen erfolgt. Damit arbeitet die diese Konfiguration auslösende Funktionszelle dann zugleich als Ladelogik. Es sei darauf hingewiesen, dass die Konfiguration von anderen Zellen wiederum dergestalt erfolgen kann, dass dort eine sequenzerarti- ge Datenverarbeitung erfolgt und es ist in diesen Feldern wiederum möglich, andere Zellen im Verlauf der Programmarbei- tung zu konfigurieren bzw. rekonfigurieren. Damit ergibt sich ein iteratives Konfigurieren von Zeilelementebereichen und es ist ein Einschachteln von Programmen mit Sequenzer- und Pa- rallel-Strukturen möglich, die ähnlich ineinander geschachtelt sind wie eine Babuschka. Es sei darauf hingewiesen, dass hier insbesondere durch Ein-Ausgabezellen ein Zugriff auf weitere Zeilelementefelder außerhalb eines einzelnen integrierten Bausteines erfolgen kann, was die Gesamtrechenlei- stung massiv erhöhen kann. Es ist insbesondere möglich, bei Auftreten von Konfigurationen in einem Codeteil einer in ein Zellelementefeld hineinkonfigurierten Sequenzerstruktur gege- benenfalls entweder die Konfigurationsanforderungen auf einem zugewiesenen Zellelementefeld, das von der jeweiligen Sequenzerstruktur allein verwaltet wird, durchzuführen und/oder es können derartige Anforderungen an eine Konfigurations- Mastereinheit abgegeben werden, um sicherzustellen, dass eine gleichmäßige Belegung aller Zellelementefeider erfolgt. Es ergibt sich somit quasi ein Unterprogrammaufruf durch Übergabe von erforderlichen Konfigurationen an Zellen oder Ladelogiken. Dies wird für sich als schutzwürdig angesehen. Es sei auch darauf hingewiesen, dass die Zellen, sofern sie selbst für die Konfiguration anderer Zellelementfeldbereiche Zuständigkeit besitzen, mit hard- oder softwareartig implementierten FILMO-Strukturen und dergleichen zur Sicherstellung einer ordnungsgemäßen Rekonfiguration versehen sein können. Auf die Möglichkeit, die Speicherzellen während der Abarbeitung von Befehlen derart zu beschreiben, dass sich der abzuarbeitende Code bzw. das abzuarbeitende Programm ändert, sei hingewiesen. In einer besonders bevorzugten Variante ist diese Art der Selbstmodifikation (SM) aber durch eine entsprechende Steuerung über die Funktionszelle unterdrückt.
Es ist möglich, dass die Speicherzelle abgespeicherte Information auf die Ansteuerung der sie steuernden Funktionszelle hin direkt oder indirekt auf einen zur Funktionszelle führen- den Bus gibt. Die indirekte Ausgabe kann insbesondere dann erfolgen, wenn beide Zellen benachbart liegen und die durch Ansteuerung angeforderte Information an die ALU-PAE über ein Bussegment eintreffen muß, das nicht unmittelbar mit dem Ausgang der Speicherzelle verbunden werden kann. In einem sol- chen Fall kann die Speicherzelle Daten auf dieses Bussystem insbesondere über Rückwärtsregister (Backward-Register) ausgeben. Es ist daher bevorzugt, wenn zumindest eine von Spei-
ιo - cherzelle und/oder Funktionszelle ein solches Backward- Register aufweist, welches im Informationsweg zwischen Speicherzelle und Funktionszelle angeordnet werden kann. Diese Register brauchen in einem solchen Fall nicht zwingend mit weiteren Funktionalitäten versehen sein, obwohl dies etwa bei Anforderung von Daten aus der Speicherzelle für die weitere Verarbeitung, entsprechend einem herkömmlichen LOAD-Befehl eines typischen Mikroprozessors, zur Veränderung der Daten noch vor dem Hineinladen in die PAE ohne weiteres denkbar ist, um z. B. einen Befehl LOAD++ zu realisieren. Die Daten- durchleitung durch in umgekehrter Richtung arbeitende ALUs und dergleichen aufweisende PAEs sei erwähnt.
Die Speicherzelle wird bevorzugt dazu angeordnet sein, Infor- mationen von der sie steuernden Funktionszelle zu empfangen, wobei auch weiter ein Informationseinspeichern über eine Ein- Ausgabezelle und/oder eine die Speicherzelle nicht steuernde Zelle möglich ist. Insbesondere dann, wenn Daten von einer Ein-Ausgabezelle in die Speicherzelle geschrieben werden sol- len, ist es bevorzugt, wenn auch diese Ein-Ausgabezelle (I/O- PAE) von der Funktionszelle gesteuert wird. Dabei kann etwa die Adresse, bei welcher eine in die Speicherzelle zu schreibende oder gegebenenfalls auch direkt an die Funktionszelle (PAE) übertragene Information zu lesen ist, an die I/O-PAE von der ALU-PAE übermittelt werden. Es sei in diesem Zusammenhang darauf hingewiesen, dass diese Adresse über eine Adreßübersetzungstabelle (Adresstranslationtable) , einen Adresstranslationbuffer oder eine MMU-artige Struktur in der I/O-PAE festgelegt werden kann. Es ergeben sich in einem sol- chen Fall die vollen Funktionalitäten typischer Mikroprozessoren. Dass sich auch eine I/O-Funktionalität mit einem Funktionszellmittel, einem Speicherzellmittel und/oder einer Funktionszellmittel-Speicherzellmittel-Kombination integrieren lässt, sei erwähnt.
Der Kombination von Funktionszellen und Speicherzellen, sei es als integrierte Funktionszellen- und Speicherzellen-Kombination oder als aus separaten Einheiten aufgebaute Funktionszellen- und Speicherzellen-Kombination ist demnach in einer bevorzugten Variante zumindest ein Ein-Ausgabe-Mittel zugeordnet, mit welchem dann an eine externe Einheit, eine andere Funktionszelle, Funktionszellen-Speicherzellen- Kombination und/oder Speicherzellen Information gesandt und/oder von dieser empfangen werden kann.
Die Ein-Ausgabe-Einheit wird dabei bevorzugt gleichfalls zum Empfang von Steuerbefehlen aus der Funktionszelle bzw. vom Funktionszellmittel ausgebildet.
In einer bevorzugten Variante ist die Steuerverbindung dazu ausgebildet, zumindest einige und bevorzugt alle der nachfol- genden Befehle zu übertragen:
OPCODE FETCH,
DATA WRITE INTERN,
DATA WRITE EXTERN, DATA READ INTERN,
DATA READ EXTERN,
ADRESSPOINTER WRITE INTERN,
ADRESSPOINTER WRITE EXTERN,
ADRESSPOINTER READ INTERN, ADRESSPOINTER READ EXTERN,
PROGRAMMPOINTER WRITE INTERN,
PROGRAMMPOINTER WRITE EXTERN, PROGRAMMPOINTER READ INTERN,
PROGRAMMPOINTER READ EXTERN,
STACKPOINTER WRITE INTERN,
STACKPOINTER WRITE EXTERN,
STACKPOINTER READ INTERN,
STACKPOINTER READ EXTERN,
PUSH,
POP,
PROGRAMMPOINTER INCREMENT .
Dies kann durch eine entsprechende Bitbreite der Steuerleitung und eine zugeordnete Decodierung bei den Empfängern erfolgen. Die jeweils erforderlichen Steuer- und Decodiermittel können problemfrei und kostengünstig vorgesehen werden. Wie ersichtlich, ergibt sich mit den Befehlen eine praktisch vollständige Sequenzerfähigkeit der Anordnung. Dass auf diese Weise eine Allgemeinzweckprozessordatenverarbeitungseinheit erhalten wird, sei erwähnt.
Die Anordnung wird typisch so gewählt sein, dass die Funktionszelle als alleiniger Master auf die Steuerverbindung und/oder ein als Steuerverbindung dienendes Bussegment bzw. Bussystem zugreifen kann. Es ergibt sich somit eine Anordnung, bei der die Steuerleitung als Command-Leitung wirkt, wie sie in herkömmlichen Prozessoren vorgesehen ist.
Die Funktionszelle und die Speicherzelle bzw. I/O-Zelle sind bevorzugt benachbart angeordnet. Unter benachbart kann dabei wie bevorzugt verstanden werden, dass die Zellen unmittelbar nebeneinander angeordnet sind. Unmittelbar bedeutet insbesondere eine Kombination solcher Zellen zu integrierten Einheiten, die wiederholt auf dem Zellelementefeld bzw. als Teil desselben vorgesehen werden, um das Feld zu bilden. Es kann damit eine integrale Einheit aus Speicher- und Logikzellen gemeint sein. Alternativ befinden sie sich zumindest dicht beieinander. Die Anordnung der Funktions- und Speicherzellen in integrierter bzw. enger Nachbarschaft zueinander sorgt dafür, dass keine, jedenfalls keine signifikanten Latenzzeiten zwischen Ansteuerung und Dateneingang der angeforderten Information in der Funktionszelle auftreten, nur weil die Verbindungen zwischen den Zellen zu lang sind. Dies sei als „di- rekt" verstanden. Müssen Latenzzeiten berücksichtigt werden, so kann auch ein Pipelining in den Sequenzerstrukturen vorgesehen werden. Dies wird besonders wichtig bei sehr hoch getakteten Anordnungen. Es sei darauf hingewiesen, dass es ohne weiteres möglich ist, entsprechend hochfrequent getaktete Zelleinheiten vorzusehen, die wie im Stand der Technik per se bekannt, auch entsprechend schnell auf geeignete Speicherzellen zugreifen können. Auch in einem solchen Fall, etwa wenn per se bekannte Architekturelemente für die Funktionszellen verwendet werden, wird gleichzeitig eine Rekonfigurierbarkeit des Funktionszellenelementes und der zugehörigen Vernetzungen vorzusehen sein. In einer besonders bevorzugten Variante sind die Funktionszellen, die Informationsbereitstellungszellen wie Speicherzellen, I/O-Zellen und dergleichen multidi ensio- nal angeordnet, insbesondere nach Art einer Matrix bzw. auf Gitterpunkten eines eindimensionalen Gitters usw. Wenn eine regelmäßige Struktur vorliegt, wie dies dort der Fall ist, wird einer Zelle typisch aus einer ersten Reihe Information, das heißt Operanden, Konfigurationen, Triggersignale usw. zugeführt, während in einer darunterliegende Reihe Daten, Trig- gersignale und andere Informationen abgegeben werden. In einem solchen Fall wird es bevorzugt sein, wenn die Zellen in ein und derselben Reihe liegen und es kann dann der Informa- tionstransfer aus der Informationsbereitstellungszelle in den erforderlichen Eingang der Funktionszelle über ein Backward- Register erfolgen. Die Möglichkeit, die Register für Pipeli- ning zu benutzen, sei erwähnt.
Es wird weiter Schutz beansprucht für ein Verfahren zum Betrieb eines Zellelementefeldes, insbesondere multidimensiona- len Zellelementefeldes mit Funktionszellen zur Ausführung algebraischer und/oder logischer Funktionen und Informationsbe- reitstellungszellen, insbesondere Speicherzellen und/oder
Ein-Ausgabezellen zum Empfangen und/oder Ausgeben von Informationen und/oder Speichern derselben, wobei zumindest eine der Funktionszellen Steuerbefehle an zumindest eine Informa- tionsbereitstellungszelle ausgibt, dort im Ansprechen auf die Steuerbefehle Information für die Funktionszelle bereitgestellt wird und die Funktionszelle dazu ausgebildet ist, die weitere Datenverarbeitung im Ansprechen auf die bereitgestellte Information durchzuführen, um so zumindest zeitweise sequenzerartig Daten zu verarbeiten.
Es wird also in einem rekonfigurierbaren Feld durch die Ausgabe der Steuerbefehle an die Speicherzelle einer Sequenzerstruktur eine sequenzerartige Datenverarbeitung ermöglicht. Die Befehle, die als Steuerbefehle von der Funktionszelle ausgegeben werden können, ermöglichen dabei einen sequenzer- artigen Betrieb, wie er aus herkömmlichen Prozessoren bekannt ist. Es sei darauf hingewiesen, dass es ohne weiteres möglich ist, nur Teile der oben genannten Befehle zu implementieren und dennoch eine vollständig sequenzerartige Datenverarbei- tung zu gewährleisten. Die Erfindung wird im folgenden und beispielsweise anhand der Zeichnungen beschrieben. In dieser ist gezeigt durch:
Fig . 1 ein erfindungsgemäßes Zellelementefeld,
Fig . 2a ein Detail hiervon,
Fig . 2b, c das Detail von Fig. 2a während verschiedener
Datenverarbeitungs Zeiten,
Fig . 3 eine alternative Ausführungsform des Details von Fig. 2,
FFiigg.. 44 eine besonders bevorzugte Variante des
Details,
Fig . 5 ein Beispiel für die Funktionsfaltung auf eine Funktionszellen-Speicherzellen-Kombi- nation der Erfindung, Fig. 6a ein Beispiel einer sequenziell-parallelen
Datenverarbeitung, Fig. 6b ein besonders bevorzugtes Ausführungsbeispiel der Erfindung, Fig. 7 eine Alternative zu einer Funktionsfaltungs- einheit.
Nach Fig. 1 umfaßt ein allgemein mit 1 bezeichnetes Zellelementefeld zur Datenverarbeitung 1 Funktionszellmittel 2 zur Ausführung von arithmetischen und/oder logischen Funktionen sowie Speicherzellmittel 3, um Informationen zu empfangen, abzuspeichern und/oder auszugeben, wobei eine Steuerverbindung 4 von Funktionszellen 2 zu den Speicherzellen 3 geführt ist .
Das Zellelementefeld 1 ist in der Vernetzung der Elemente 2, 3, 4 frei konfigurierbar, und zwar ohne den laufenden Betrieb nicht neu zu konfigurierender Zeilelementeteile zu stören. Dabei können die Verbindungen konfiguriert werden, indem Bussysteme 5 wie erforderlich geschaltet werden. Weiter sind die Funktionszellen 2 in ihrer jeweiligen Funktion konfigurierbar. Bei den Funktionszellen handelt es sich um arithmetische Logikeinheiten, die um bestimmte, Rekonfiguration ermöglichende Schaltkreise erweitert sind, wie Statemachines, Schnittstellenbeschaltung zur Kommunikation mit der externen Ladelogik 6 usw. Auf die entsprechenden Voranmeldungen des Anmelders wird hingewiesen.
Die Zellelemente 2, 3 des Zellelementefeldes 1 sind zweidi- mensional in Reihen und Spalten angeordnet, wobei jeweils eine Speicherzelle 3 unmittelbar neben einer Funktionszelle 2 liegt und hier je Reihe drei Speicherzellen-Funktionszellen- Paare vorliegen, in denen die Funktions- und Speicherzellen jeweils über Steuerverbindungen 4 miteinander verbunden sind. Die Funktions- und Speicherzellen 2, 3, bzw. die Kombination dieser, weisen Eingänge auf, die mit dem Bussystem oberhalb der Reihe, in der sich die jeweiligen Zellelemente befinden, verbindbar sind, um Daten davon zu empfangen. Weiter weisen die Zellen 2, 3 Ausgänge auf, die auf das Bussystem 5 unterhalb der Reihe Daten ausgeben. Wie noch erläutert werden wird, ist überdies jede Speicherzelle 3 mit einem Rückwärtsregister (BW) versehen, durch welches Daten von dem Bus unterhalb einer Reihe auf den Bus oberhalb der jeweiligen Reihe durchgeschleust werden können.
Das Speicherzellmittel 3 weist zugleich bevorzugt wenigstens 3 Speicherbereiche auf, nämlich einen sogenannten Datenbe- reich, einen Programmspeicherbereich und eine Stackbereich usw. Es kann allerdings in anderen Varianten der Erfindung ausreichend sein, lediglich zwei Bereiche vorzusehen, nämlich einen Datenspeicher und einen Programmspeicherbereich, die jeweils Teil eines Speicherzellmittels bilden können. Es ist insbesondere möglich, nicht einfach eine Trennung eines per se homogenen und hardwareseitig identischen Speichers in un- terschiedliche Bereiche vorzunehmen, sondern tatsächlich physikalisch bzw. hardwaretechnisch getrennte Speicherbereiche vorzusehen. Dabei kann insbesondere auch eine Anpassung der Speicherbreite und/oder Tiefe an jeweilige Erfordernisse vorgesehen werden. Bei Auslegung eines Speichers dergestalt, dass er im Betrieb einen Programmbereich und einen Datenbereich aufweist, wird es bevorzugt sein, diesen Speicher bzw. Speicherbereich für den gleichzeitigen Zugriff auf Daten- und Programmspeicherbereiche auszubilden, etwa als Dual-Port- Memory. Es kann auch möglich sein, eng angekoppelte Speicher- bereiche, insbesondere innerhalb einer Speicherzellmittel- Funktionszellmittel-Kombination, die zu einem integrierten Bereich gebildet ist, als reinen Cache-Speicher vorzusehen, in den insbesondere Daten aus entfernteren Speicherplätzen für den schnellen Zugriff während der Datenverarbeitung vor- beladen werden.
Mit Ausnahme der Steuerverbindungen 4 und der zugeordneten Schaltungen innerhalb der Funktionszellen (ALU in Fig. 2) bzw. Speicherzellen (RAM in Fig. 2) handelt es sich bei dem Zellelementefeld zur Datenverarbeitung von Fig. 1 um ein herkömmliches Zellelementefeld, wie es bei rekonfigurierbaren Datenverarbeitunsanordnungen, beispielsweise einer VPU entsprechend der XPP-Technologie des Anmelders gebräuchlich und bekannt ist. Insbesondere kann das Zellelementefeld von Fig. 1 wie bekannt betrieben werden, weist also entsprechende Be- schaltungen zur Wave-Rekonfiguration, zum Debugging, Übertragen von Triggersignalen etc. auf. Erste Besonderheiten des Zellelementefeldes der vorliegenden Erfindung ergeben sich aus der Steuerverbindung 4 und der zugehörigen Beschaltung, die nachfolgend näher beschrieben werden wird mit Bezug auf die Fig. 2a-c. Es sei dabei erwähnt, dass während in Fig. 1 eine Steuerverbindung 4 stets von einem weiter links liegende Funktionszellenelement zu einer weiter rechts liegenden Speicherzelle geführt ist, und zwar nur und genau zu einer solchen Speicherzelle, es einleuchtenderweise möglich ist, auch für die Steuerleitungen eine kon- figurierbare Vernetzung vorzusehen, um entweder an anderer Stelle liegende Speicherzellen anzusprechen und/oder um ggf. mehr als eine Speicherzelle ansprechen zu können, wenn etwa in großem Umfange Speicherbedarf für Informationen besteht, die von den Speicherzellen zu empfangen, abzuspeichern und/oder auszugeben ist. Aus Gründen der Übersichtlichkeit wird aber in Fig. 1 und 2 lediglich auf fest vorgesehene einzelne Steuerverbindungen Bezug genommen, was das Verständnis der Erfindung wesentlich erleichtert. Die Steuerverbindung ist im übrigen erforderlichenfalls durch herkömmliche Leitun- gen, entsprechende Protokolle vorausgesetzt, substituierbar.
In Fig. 2 ist die Funktionszelle 2 als ALU und die Funktionszelle 3 als RAM bezeichnet. Oberhalb der Reihe, in der die Zellen liegen, verläuft der Bus 5a, der das bereits erwähnte Backward-Register 3a mit den Eingängen 3b der Speicherzelle und 2b der ALU verbindet. Das unterhalb der Reihe verlaufende Bussystem ist mit 5b bezeichnet und es sind von dem Bussystem 5a, 5b nur die relevanten Segmente gezeichnet. Es ist erkennbar, dass das Bussystem 5b alternativ Daten erhält aus einem Ausgang 2c der ALU 2, einem Ausgang 3c des RAM 3 und dass es Daten in den Eingang 3al des Backward-Registers führt. Die ALU 2 weist zugleich weitere Ein- und Ausgänge 2al, 2a2 auf, die auf andere Bussegmente geschaltet sein können und über welche die ALU Daten wie Operanden empfängt bzw. Ergebnisse ausgibt.
Die Steuerverbindung 4 befindet sich dauerhaft unter der Kontrolle der erweiterten Schaltkreise der ALU und stellt hier eine Verbindung dar, über welche eine Vielzahl von Bits übertragen werden kann. Die Breite der Steuerverbindung 4 ist da- bei so gewählt, dass zumindest die folgenden Steuerbefehle an die Speicherzelle übertragen werden können: DATA WRITE, DATA READ, ADRESSPOINTER WRITE, ADRESSPOINTER READ, PROGRAMMPOINTER WRITE, PROGRAMMPOINTER READ, PROGRAMMPOINTER INCREMENT, STACKPOINTER WRITE, STACKPOINTER READ, PUSH, POP. Die Spei- cherzelle 3 weist zugleich wenigstens drei Speicherbereiche auf, nämlich einen sog. Stack-Bereich, einen Heap-Bereich und einen Programm-Bereich. Jedem Bereich ist dabei ein eigener Zeiger zugeordnet, über den bestimmt ist, auf welchen Bereich des Stacks, des Heaps und des Programmbereiches jeweils le- send oder schreibend zugegriffen wird.
Der Bus 5a wird im Zeitmultiplex gemeinsam von den Einheiten 2 und 3 verwendet. Dies ist in den Fig. 2b, 2c angedeutet. So ist in Fig. 2b eine Situation gezeigt, in welcher aus dem Ausgang 2a2 der ALU-PAE Daten über das Backward-Register auf den Eingang der RAM-Zelle gesandt werden können, wohingegen der zeitgleich bestehenden, wenngleich nicht benutzten Verbindung zwischen dem Ausgang 3c des RAM zum Bus 5b und der Verbindung zwischen dem Ausgang des Backward-Registers BW zum Eingang 2b der ALU-PAE zum Zeitpunkt von Fig. 2b keine Bedeutung zukommt, weshalb diese gestrichelt angedeutet sind. In Fig. 2c ist hingegen ein Zeitpunkt gezeigt, zu welchem die Speicherzelle 3 über ihren Ausgang 3c aus dem über Steuerleitung 4 bestimmten Speicherbereich Stack, Heap oder Program die Information über das Backward-Register an den Eingang 2b der ALU-PAE 2 speist, während der Ausgang der ALU-PAE 2c in- aktiv ist und am Eingang 3b der RAM-PAE kein Signal empfangen wird. Aus diesem Grund sind die entsprechenden Verbindungen strichpunktiert und somit als inaktiv dargestellt.
Innerhalb der RAM-Zelle 3 ist eine Schaltung 3d vorgesehen, in der die über die Steuerleitung 4 bzw. das Steuerleitungs- bussegment 4 empfangene Information decodiert wird.
Die Erfindung wird verwendet wie folgt:
Zunächst empfängt die ALU 2 Konfigurationsinformation von einer zentralen Ladelogik, wie im Stand der Technik bereits bekannt. Die Informationsübertragung kann in per se bekannter Weise unter Verwendung des RDY/ACK-Protokolls und dergleichen geschehen. Auf die Möglichkeit, bei der Ladelogik einen FIL- MO-Speicher usw. vorzusehen, um eine ordnungsgemäße Konfigu-" ration der Anordnung zu ermöglichen, wird hingewiesen.
Mit den Daten für die Konfiguration der ALU 2 wird zugleich eine Reihe von Daten aus der Ladelogik übertragen, die ein sequenzerartig abzuarbeitendes Programm bzw. Programmteil darstellt. Verwiesen wird hierzu nur beispielhaft auf Fig. 6a, bei welcher die HUFFMANN-Codierung als zentraler sequen- zieller Teil einer per se datenflussartig erfolgenden MPEG4- Codierung dargestellt ist. Die ALU gibt deshalb während ihrer Konfiguration auf der Leitung 4 einen entsprechenden Befehl aus, der den Programmzeiger zum Schreiben auf einen vorgegebenen Wert innerhalb des RAM setzt. Danach werden von der Ladelogik bei der ALU empfangene Daten über den Ausgang 2c über den Bus 5bl und das Backward-Register 3a gespeist und gelangen von dort in den Eingang 3b der RAM-PAE 3. Von der Einheit 3d werden entsprechend des Steuerbefehls auf Steuer- leitung 4 dann Daten auf den angewiesenen Programmspeicherplatz geschrieben. Dies wiederholt sich, bis sämtliche, von der Ladelogik bei der Konfiguration empfangenen Programmteile in der Speicherzelle 3 abgelegt sind. Wenn dann die Konfiguration der ALU beendet ist, wird diese durch Ausgabe der ent- sprechenden Befehle auf der Steuerleitung 4 die nächsten, von ihr sequenzerartig abzuarbeitenden Programmschritte anfordern und über den Ausgang 3c, den Bus 5b, das Backward-Register der RAM-PAE 3 und den Bus 5a an ihrem Eingang empfangen. Während der Programmabarbeitung können dabei Situationen auftre- ten, bei denen Sprünge innerhalb des Programmspeicherbereiches erforderlich sind, Daten in die ALU-PAE aus der RAM-PAE geladen werden, Daten im Stack abgelegt werden müssen usw. Die diesbezügliche Kommunikation zwischen ALU-PAE und RAM-PAE erfolgt über die Steuerleitung 4, so dass die ALU-PAE zu je- dem Zeitpunkt die Dekodierung durchführen kann. Überdies können auch, wie bei einem herkömmlichen Mikroprozessor, Daten aus einem Stack oder einem anderen RAM-Speicherbereich empfangen werden und es können überdies Daten von außerhalb als Operanden in der ALU-PAE empfangen werden.
Es findet dabei die Abarbeitung der Programmsequenz statt, die in den RAM-PAE durch die Ladelogik vorkonfiguriert wurde. In der ALU-PAE wird dabei zugleich, wie per se erforderlich, eine Befehlsdecodierung vorgenommen. Dies geschieht mit den per se gleichen Schaltkreisen, die schon für die Decodierung der von der Ladelogik erhaltenen Befehle verwendet werden. Es wird über die ALU zu jedem Zeitpunkt die Steuerleitung 4 kontrolliert, dass die RAM-Zelle stets genau die Art des Speicherzugriffes befolgt, die von der ALU vorgegeben ist. Auf diese Weise ist sichergestellt, dass ungeachtet der Zeit- multiplex-Benutzung der Buselemente 5a, b jederzeit den in der Sequenzerstruktur vorhandenen Elementen vorgegeben ist, ob auf den Bussen Adressen für zu holende und/oder zu schreibende Daten oder Codes liegen oder ob und gegebenenfalls wohin Daten zu schreiben sind etc.
Die in Bezug auf Fig. 2 gezeigte Anordnung kann auf unterschiedliche Arten erweitert oder verändert werden. Besonders relevant sind die in Fig. 3, 4 und 6 dargestellten Varianten.
Nach Fig. 3 ist zur Verbindung von oberen und unteren Bussen nicht nur ein Backward-Register an der RAM-PAE vorgesehen, sondern es sind auch ein Vorwärts-Register an der RAM-PAE und Vorwärts- und Rückwärts-Register an der ALU-PAE vorhanden. Diese können, wie durch die Mehrfach-Pfeile angedeutet, dazu dienen, von anderen Einheiten, wie externen Hosts, externen Peripherie-Geräten wie Festplatten, Hauptspeicher und dergleichen und/oder von anderen Sequenzerstrukturen, PAEs, RAM- PAEs etc. Daten zu empfangen und an diese zu senden. Wenn ein entsprechender Anforderungsbefehl für neue Programmteile aus der Sequenzerstruktur, die durch die ALU-PAE und die RAM-PAE gebildet ist, abgesandt wird, ist es möglich, Programmblöcke in der Sequenzerstruktur abzuarbeiten, die weit größer sind als jene, die in der RAM-PAE speicherbar sind. Dies ist insbesondere bei komplexen Datenverarbeitungsaufgaben, Sprüngen über weite Bereiche, insbesondere in Unterprogramme usw. von massivem Vorteil. Eine noch weiter bevorzugte Variante ist in Fig. 4 gezeigt. Hier kommuniziert die ALU-PAE nicht nur mit einer RAM-PAE, sondern zugleich mit einer Input/Output-PAE, die dazu ausgebildet ist, eine Schnittstellenbeschaltung für die Kommunika- tion mit externen Bauelementen vorzusehen, wie Festplatten, anderen XPP-VPUs, fremden Prozessoren und Coprozessoren usw. Wiederum ist die ALU-PAE die Einheit, die als Master für die als „CMD" bezeichnete Steuerverbindung arbeitet und wiederum werden die Busse in Multiplex-Weise verwendet. Auch hier kann eine Übertragung von Daten von dem Bus unterhalb der Reihe in den Bus oberhalb der Reihe durch das Backward-Register erfolgen.
Die in Fig. 4 gezeigte Anordnung ermöglicht es, externe Zu- griffe auf nicht in der Speicherzelle RAM-PAE abspeicherbare Informationen besonders leicht zu gestalten und ermöglicht damit eine Anpassung der Sequenzerstruktur an bestehende, herkömmliche CPU-Technologien und deren Betriebsverfahren in noch stärkerem Maße insoweit, als nun in der Eingabe- Ausgabezelle Adressübersetzungsmittel, Speicherverwaltungseinheiten (MMU-Funktionen) und dergleichen implementiert sein können. Die RAM-PAE kann hier etwa als Cache, insbesondere aber als vorgeladener Cache dienen.
Es sei darauf hingewiesen, dass mehrere Sequenzerstrukturen gleichzeitig in ein und dasselbe Feld hineinkonfiguriert werden können, dass Funktionszellen, Speicherzellen und ggf. Ein-Ausgabezellen wahlweise für Sequenzerstrukturen und/oder eine für die XPP-Technologie herkömmliche Weise konfiguriert werden können und dass es ohne weiteres möglich ist, dass eine ALU an eine andere ALU Daten ausgibt, die diese in einer Sequenzer-Weise konfigurieren und/oder zum Teil eines Zellel- mentefeldes machen, mit dem eine bestimmte Konfiguration abgearbeitet wird. Auf diese Weise wird dann gegebenenfalls auch die Ladelogik entbehrlich.
Nach Fig. 6 sind zwei Ausführungsformen der Erfindung in ein und demselben Zellelementefeld vereinigt, nämlich an den Rändern aus jeweils zwei PAEs, nämlich je einer RAM- und einer ALU-PAE gebildete Sequenzer, und im Inneren mit integrierten RAM-ALU-PAEs als integrierten Funktionszellen-Speicherzellen- einheiten gebildete Sequenzer, wobei es möglich ist, nur einen Teil der feldinneren Zellen als Kombinationszellen zu bilden.
Fig. 5 zeigt rechts (Fig. 5c) eine Funktionszell-Speicher- zellmittel-Kombination.
Gemäß Fig. 5c umfasst eine allgemein mit 50 bezeichnete Funk- tionszell-Speicherzellmittel-Kombination Busverbindungen bzw. -eingänge 51 für den Eingang von Operanden- und Konfigurati- onsdaten sowie hier wie insbesondere bevorzugt möglich auch Triggersignale (nicht gezeigt) und dergleichen und einen Busausgang 52 für die Ausgabe entsprechender Daten bzw. Signale. Innerhalb der Funktionszellmittel-Speicherzellmittel- Kombination ist eine ALU 53 vorgesehen, sowie Eingangsregi- ster RiO bis Ri3 für Operandendaten und Triggersignal-Eingangsregister (nicht gezeigt) . Die Konfigurationsdatenregister RcO bis Rc7 für Konfigurationsdaten bzw. ALU-Opcode- Daten, Resultatdatenregister RdO^-RS und Ausgangsregister RoO bis Ro3 für Resultate bzw. auszugebende Triggersignale. Die Register Rc und Rd für die Konfigurationsdaten bzw. Op- code-Daten werden von der ALU 53 über Steuerbefehlsleitungen 4 angesteuert und speisen über geeignete Datenleitungen Daten in die ALU bzw. empfangen aus dieser Resultatdaten. Es ist weiter möglich, vom Bus 51 bzw. den Eingangsregistern Ri Information direkt auf die Ausgangsregister bzw. den Bus 52 zu speisen, genau so wie aus den Datenregistern RdO Informationen nicht nur an die ALU, sondern auch an die Ausgangsregister gespeist werden können. Erforderlichenfalls können Verbindungen zwischen den Speicherbereichen Rd und Rc vorgesehen werden, etwa zur Realisierung der Möglichkeit selbstmodifizierenden Codes.
Der Konfigurationsdatenbereich RcO bis Rc7 weist eine Steuerung auf, die es erlaubt, auf Teilen des Bereiches zu arbeiten, und zwar insbesondere wiederholt zyklisch und/oder durch Sprünge. Dies erlaubt es, beispielsweise in einer ersten Teilkonfiguration Befehle, die in RcO bis Rc3 liegen, wiederholt abzuarbeiten und, alternativ, etwa auf Eingang eines entsprechenden anderen Triggersignales über die Busleitung 51, Konfigurationsbefehle abzuarbeiten, die in Rc4 bis Rc7 liegen. Damit ist eine Ausführbarkeit einer Wave-Konfigu- ration gewährleistet. Es sei darauf hingewiesen, dass die abgelegten Konfigurationsbefehle typisch lediglich Anweisungen an die ALU darstellen, nicht jedoch vollständige Busverbindungen usw. definieren.
Die in Fig. 5 dargestellte, vorbeschriebene Einheit ist hier dazu ausgebildet, mit dem vierfachen Takt betrieben zu werden, wie eine normale PAE ohne Speicherzellmittel und/oder Steuersignalleitungen 4.
Um auf der so gebildeten Funktionsfaltungseinheit (function- folding-unit) sequenzerartig Daten in einem Datenfluss abzuarbeiten, werden zu vorgegebenen Algorithmen zunächst Daten- flussgraphen bzw. -bereiche gemäß Fig. 5a erstellt. Dann werden jeder in dem Graph abzuarbeitenden Operation Speicherbereiche RcO zugewiesen, die in den Graph-Teilbereich einströmenden Daten internen Eingangsregistern RiO zugewiesen, die Zwischenresultate den Speichern RdO bis Rd3 zugewiesen und die Ausgabeergebnisse den Registern Ro. Mit dieser Zuweisung wird der Graphbereich auf der Function-Folding-Unit abarbeitbar. Es erfolgt quasi eine Datenfluss-Sequenzer-Transforma- tion durch diese Hardware.
Es sei in diesem Zusammenhang erwähnt, daß es ganz allgemein bevorzugt sein wird, die Anordnung der vorliegenden Erfindung dergestalt zu verwenden, daß zunächst für ein Datenverarbeitungsprogramm mit einem Compiler ein Datenfluß- und ein Kon- trollflußgraph erstellt wird, um dann eine entsprechende Par- titionierung vorzunehmen, wobei die durch die Partitionierung erhaltenen Stücke dann ganz oder teilweise zur Abarbeitung auf Sequenzer-Einheiten, wie sie z.B. gemäß der vorliegenden Erfindung gebildet sein können, abgearbeitet werden können. Auf diese Weise wird quasi eine datenflußartige Datenverarbeitung bei Fortschreiten von einer Zelle zur nächsten erzielt, aber innerhalb der Zelle (n) eine sequentielle Abarbeitung bewirkt. Dies ist vorteilhaft, wenn aufgrund der sehr hohen Rechenleistung einer Anordnung die Taktfrequenz erhöht werden soll, um im Gegenzug die Fläche bzw. Anzahl der Zellen reduzieren zu können. Es sei hierbei auch erwähnt, daß es möglich ist, diesen transformationsartigen Übergang von einer einer rein datenflußartigen Daten-Verarbeitung zu einer Da- tenflußverarbeiturtg mit lokalsequentiellen Teilen dergestalt vorzunehmen, daß ein iterativer Prozeß durchlaufen wird, etwa dergestalt, daß zunächst eine erste Partitionierung vorgenommen wird und dann, sollte bei dem nachfolgen- den„Zusammenrollen" der partitionierten Teile auf Sequen- zereinheiten festgestellt werden, daß zB die auf den Sequen- cern oder sonstigen Stellen verfügbaren Ressourcen nicht ausreichen, eine andere, dies berücksichtigende Partitionierung und ein neuerliches „Zusammenrollen" vorzunehmen. Bei gewünscht intensiver Nutzung der Function-Folding-Units kann die Registeranzahl gegebenenfalls erhöht werden.
Es sei auch darauf hingewiesen, dass vorliegend die Register als Speicherzellmittel oder Teile derselben aufgefasst werden. Es ist einsichtig, dass durch Vergrößerung der Speicherzellbereiche komplexere Aufgaben insbesondere auch sequenzer- artig angeordnet werden können, dass aber mit den angegebenen geringen Größen schon wesentliche Teile wichtiger Algorithmen abgearbeitet werden können und zwar mit hoher Effizienz.
Im vorliegenden Beispiel werden die Funktionsfaltungseinhei- ten bevorzugt so gebildet, dass Daten durch diese hindurch geschaltet werden können, ohne in der ALU verarbeitet zu wer- den. Dies kann ausgenutzt werden, um ein Pfadbalancing zu erreichen, bei dem etwa Datenpakete über unterschiedliche Zweige verarbeitet und dann (wieder) zusammengeführt werden müssen, ohne dass Forward-Register, wie sie aus der Architektur des Anmelders bekannt sind, eingesetzt werden müssen. Zu- gleich und/oder alternativ ist es möglich, die Datenfluss- richtung im Zellelementefeld durch entsprechende Ausrichtung von einigen Funktionszellmitteln, Speicherzellmitteln, Funk- tionsfaltungseinheiten nicht streng in eine Richtung laufen zu lassen, sondern in zwei entgegengesetzte Richtungen. So erhalten z. B. in jeder geraden Reihe die ALUs ihre Eingangsoperanden von der linken Seite her und in jeder ungeraden Reihe erhalten die ALUs ihre Eingangsoperanden von rechts. Wenn Daten mehrfach durch das Feld gesandt werden müssen, ist eine solche Anordnung vorteilhaft, etwa bei ausgewalzten Schleifenkörpern usw. Die alternierende Anordnung muss dabei auch nicht streng sein. Für bestimmte Anwendungen können an- dere Geometrien gewählt werden. So könnte in der Feldmitte eine andere Laufrichtung als an den Rändern gewählt werden usw. Die Anordnung von Funktionszelleneinheiten gleicher Laufrichtung nebeneinander kann bezüglich der Busverbindungen vorteilhaft sein. Es sei darauf hingewiesen, dass die gegen- läufige Anordnung von mehreren gerichteten Funktionszellen in einem Feld und die sich damit ergebende verbesserte Datenverarbeitung unabhängig vom Vorsehen einer Steuerleitung oder dergleichen als erfinderisch betrachtet wird.
Eine Alternative zu der in Fig. 5 gezeigten Funktionsfal- tungseinheit ist in Fig. 7 gezeigt.

Claims

Patentansprüche
1. Zellementefeld zur Datenverarbeitung mit Funktionszell- mittein zur Ausführung algebraischer und/oder logischer
Funktionen und Speicherzellmitteln, um Information zu empfangen, abzuspeichern und/oder auszugeben, dadurch gekennzeichnet, dass Funktionszellen-Speicherzellen-Kombinationen gebildet sind, bei denen von den Funktionszell- mittein eine Ξteuerverbindung zu den Speicherzellmitteln geführt ist.
2. Zellementefeld nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass ein Prozessor, Coprozessor und/oder Microcontroller mit einer Vielzahl in Funktion und/oder Vernetzung rekonfigurierbarer und/oder vorgebbarer Einheiten wie Funktionszellen und/oder Speicherzellen bildet.
3. Zellementefeld nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Funktionszellen als arithmetische Logikeinheiten gebildet sind.
4. Zellementefeld nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass die arithmetischen Logikeinheiten als erweiterte ALUs gebildet sind.
5. Zellementefeld nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherzellen zur flüchtigen und/oder nicht flüchtigen Datenspeicherung ausgebildet sind.
6. Zellementefeld nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherzellen zur Abspeicherung von zu verarbeitenden Daten und/oder von zu verarbeitenden Programmschritten ausgebildet sind.
7. Zellementefeld zur Datenverarbeitung, dadurch gekennzeichnet, dass die Speicherzellen dazu ausgebildet sind, abgespeicherte Informationen auf Ansteuerung der sie steuernden Funktionszelle direkt und/oder indirekt auf einen zur Funktionszelle führenden Bus zu geben.
8. Zellementefeld nach einem der vorhergehenden Ansprüche, worin zumindest einer Speicherzelle und/oder Funktionszelle Register zugeordnet sind, insbesondere ein Back- ward-Register, welches im Informationsweg zwischen Speicherzelle und Funktionszelle angeordnet ist.
9. Zellementefeld nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherzelle dazu ange- ordnet ist, Informationen von der sie steuernden Funktionszelle, einer Eingabe-Ausgabe-Zelle und/oder einer sie nicht steuernden Zelle mit arithmetischer Logikeinheit zu empfangen.
10. Zellementefeld nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Funktionszellen- Speicherzellen-Kombination zumindest ein Ein-Ausgabe- Mittel zugeordnet ist, um Informationen an eine externe Einheit und/oder eine andere Funktionszelle, Funktions- zellen-Speicherzellen-Kombination und/oder Speicherzelle zu senden und/oder von dieser zu empfangen.
11. Zellementefeld nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass das Ein-Ausgabe-Mittel gleichfalls zum Empfang von Steuerbefehlen aus der Funktionszelle ausgebildet ist.
12. Zellementefeld nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Steuerung dazu ausgebildet ist, zumindest einige, bevorzugt alle der nachfolgenden Befehle zu übertragen und/oder die Speicherzelle bzw. Eingabe/Ausgabe-Zelle dazu ausgebildet ist, die folgenden Befehle zu dekodieren: DATA WRITE/READ, ADRESSPOINTER WRITE/READ, PROGRAMMPOINTER WRITE/READ, PROGRAMMPOINTER INCREMENT, STACKPOINTER WRITE/READ, vorgenannte Befehle jeweils insbesondere für internen und/oder externen Zu- griff, PUSH, POP, OPCODE, FETCH.
13. Zellementefeld nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Funktionszelle als alleiniger Master auf die Steuerverbindung und/oder das als Steuerungsverbindung dienende Bussegment zugreifen kann.
14. Zellementefeld zur Datenverarbeitung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Funktionszelle zumindest einer von Speicherzelle und Ein- Ausgabezelle benachbart angeordnet ist.
15. Zellementefeld nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Zellelemente multidimen- sional angeordnet sind, insbesondere matrixartig, wobei die Funktionszelle und/oder die benachbarte Speicherbzw. Ein-Ausgabezelle aus einer oberen Reihe Daten empfangen und in eine untere Reihe Daten ausgeben kann, wo- bei in einer Reihe Busse vorgesehen sind und die Funktionszelle und zumindest eine Speicher- und/oder Ein- Ausgabezelle in ein und derselben Reihe liegen.
16. Verfahren zum Betrieb eines Zellelementefeldes, insbesondere multidimensionalen Zellelementefeldes mit Funktionszellen zur Ausführung algebraischer und/oder logischer Funktionen und Informationsbereitstellungszellen, insbesondere Speicherzellen und/oder Ein-Ausgabezellen zum Empfangen und/oder Ausgeben von Informationen und/oder
Speichern derselben, dadurch gekennzeichnet, dass zumindest eine der Funktionszellen Steuerbefehle an zumindest eine Informationsbereitstellungszelle ausgibt, dort im Ansprechen auf die Steuerbefehlinformation für die Funk- tionszelle verarbeitet wird und die Funktionszelle dazu ausgebildet ist, eine weitere Datenverarbeitung im Ansprechen auf aus der Informationsbereitstellungszelle bereitgestellte Information durchzuführen, um so sequenzer- artig Daten zu verarbeiten.
17. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Funktionszelle dazu ausgebildet ist, zumindest einige der Steuerbefehle OPCODE FETCH, DATA WRITE INTERN, DATA WRITE EXTERN, DATA READ INTERN, DATA READ EXTERN, ADRESSPOINTER WRITE INTERN, ADRESSPOINTER WRITE EXTERN, ADRESSPOINTER READ INTERN, ADRESSPOINTER READ EXTERN, PROGRAMMPOINTER WRITE INTERN,
PROGRAMMPOINTER WRITE EXTERN,
PROGRAMMPOINTER READ INTERN,
PROGRAMMPOINTER READ EXTERN, STACKPOINTER WRITE INTERN,
STACKPOINTER WRITE EXTERN,
STACKPOINTER READ INTERN,
STACKPOINTER READ EXTERN,
PUSH, POP,
PROGRAMMPOINTER INCREMENT ausgibt und im Laufe des Zellementbetriebs zumindest einige, insbesondere alle der oben genannten Steuerbefehle wie erforderlich ausgibt.
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